Os motores de busca de Datasheet de Componentes eletrônicos |
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6 / 97 page AMD P R E L I M I N A R Y 6 SUPERNET 3 List of Figures Figure 1. Memory Receive Queue (Modified TAG Mode) 24 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 2. Register 3 (MDREG3) 26 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 3. Frame Selection Register (FRSELREG) 29 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 4. Delay Register (UNLCKDLY) 31 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 5. THRU_A Configuration 32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 6. WRAP_A Configuration 32 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 7. WRAP_B Configuration 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 8. WRAP_S or SAS Configuration 33 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 9. Status Register 1 – Upper 16 Bits (ST1U) (NPADDR = 00h) 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 10. Status Register 1 – Lower 16 Bits (ST1L) (NPADDR = 01h) 41 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 11. Status Register 2 – Upper 16 Bits (ST2U) (NPADDR = 02h) 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 12. Status Register 2 – Lower 16 Bits (ST2L) (NPADDR = 03h) 42 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 13. Mode Register 1 (MDREG1) (NPADDR = 10h) 43 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 14. Mode Register 2 (MDREG2) (NPADDR = 20h) 43 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 15. Status Register 3 – Upper 16 Bits (ST3U) (NPADDR = 61h) 44 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 16. Status Register 3 – Lower 16 Bits (ST3L) (NPADDR = 62h) 45 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 17. Buffer Memory Queue Organization 47 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 18. Command Register 50 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 19. Command Register 52 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 20. Node Processor Comparand Register (AFCOMP2) 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 21. Node Processor Comparand Register (AFCOMP1) 54 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 22. Node Processor Comparand Register (AFCOMP0) 55 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 23. Mask Register (AFMASK2) 56 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 24. Mask Register (AFMASK1) 56 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 25. Mask Register (AFMASK0) 57 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 26. Personality Register 58 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 27. AF-MAC Interface Handshake 60 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 28. Clock Timings 78 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 29. NP Asynchronous Read 80 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 30. NP Asynchronous Write 81 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 31. NP Synchronous Read and Write Except MDR Accesses 82 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 32. NP Synchronous Read and Write MDR Accesses 83 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 33. Host Interface Signal Timings 84 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 34. NP DMA Signals 85 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 35. Host Interface Signal Timings 87 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 36. Buffer Memory Read Cycle Timings 88 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 37. Buffer Memory Write Cycle Timings 88 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 38. PHY Interface Timings 89 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 39. MAC Miscellaneous Signal Timings 90 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 40. External CAM Interface Timings 91 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 41. PHY Miscellaneous Signal Timings 92 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 42. TEST Interface Signal Timings 93 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . Figure 43. PMD Interface Signal Timings 94 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . |
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